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HighSpeedLogic:近几年一些项目的经验思考

时间:2016-3-10 18:58:44 点击:

  核心提示:近几年,本团队承接的FPGA工程类项目越来越多,如何保证每个项目能够研发成功是一个比较关键问题。...

      近几年,本团队承接的FPGA工程类项目越来越多,如何保证每个项目能够研发成功是一个比较关键问题,这里简单的总结一下FPGA工程类项目开发经验。

      总结一:数学功底是关键,不管如何复杂的项目,最终分解后,都是各种理论的整合,比如通信系统,整个通信链路是各个通信模块的链接,各个通信模块都是很多数学公式的整合,没有数学基础,理论不扎实,项目开发肯定会遇到很多问题。因此,针对每个技术员,我们要求不定期的复习一些基本的数学知识,在自己的专业领域,对最新的论文进行研究,比如通信方面一些SCI,IEEE等高质量论文的学习。

      总结二:MATLAB水平是关键,如果数学理论是理论层面的项目解析,FPGA是实际工程的实现,那么MATLAB是连接理论和实践的桥梁。在分析完一个项目完整的数学原理之后,需要,也必须通过MATLAB进行理论仿真,分析其性能,比如误码率,如果指标不到达预期要求,那么需要重新选择不同的算法方案,每个项目,我们总是需要花足够的时间验证方案的合理性和可靠性。这个是必须,也是非常关键的。

      总结三:FPGA是体力活也是脑力活,如果总结1和总结2是设计师的活,那么FPGA就是建筑工的活,需要将最终确定的理论方案以及MATLAB对应的仿真用FPGA进行逐一实现。关于FPGA,我们整理了几点工作经验:

      3.1必须逐一研究MATLAB仿真的每个模块,每个FPGA模块的输入输出做到和MATLAB对应,然后才能将不同的模块进行连接调试;

      3.2FPGA板级验证,必须按从易到难得方向逐一测试,不可跳跃;

      3.3用Modeslim仿真,行为仿真是需要的,后仿真即时序仿真更需要,很多初次做项目的人,往往忽略掉时序仿真的重要性,结果下到板子里导致各种问题;

      3.4Xilinx和Altera,都不错,但是Xilinx更加专业些;

      3.5FPGA时序,时序,时序,还是时序,没有时序,就没有FPGA,没有稳定的时序,就没有长久稳定的工作状态。

作者:HighSpeedLogic 来源:HighSpeedLogic
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