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MATLAB代做-python代做-FPGA代做- PID verilog代码

时间:2019-7-13 3:43:06 点击:

  核心提示:MATLAB代做-python代做-FPGA代做- PID verilog代码...
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity PID is
 port(--Kp_in: in integer range-1280 to1270;
      --Ki_in: in integer range-128000 to 12700;
      --Kd_in: in integer range-1280 to 1270;
      E_in: in integer range -256 to 255;
      EC_in: in integer range -256 to 255;
      Ecc_in: in integer range -256 to 255;
      du: in integer range -128 to 127;
      U_out: out integer range 0 to 32768;
      clk: in std_logic);
end PID;
architecture one of PID is
 constant Kp_in : integer :=5;
 constant Ki_in : integer :=10;
 constant Kd_in : integer :=3;
 begin
 com1: process(clk)
       variable Kp_temp1,Kd_temp1: integer range -326400 to 327680;
       variable Ki_temp1: integer range -32640000 to 32768000;
       variable Kp_temp2,Kd_temp2,Ki_temp2: integer range -32640 to 32768;
       variable U_temp1: integer range -32640 to 32768;
       variable U_temp2: integer range 0 to 32768;
       variable U_before: integer:=0;
       begin
        if (clk'event and clk='1') then
           Kp_temp1:=Kp_in*Ec_in;
           Ki_temp1:=Ki_in*E_in;
           Kd_temp1:=Kd_in*Ecc_in;
           Kp_temp2:=Kp_temp1/10;
           Ki_temp2:=Ki_temp1/1000;
           Kd_temp2:=Kd_temp1/10;
           U_temp1:=Kp_temp2+Ki_temp2+Kd_temp2+U_before;
           U_before:=U_temp1;
              if(U_temp1<0) then
                 U_temp2:=0;
               else
                 U_temp2:=U_temp1;
               end if;
         end if;
       U_out<=U_temp2;
       end process;
   end one;
       
       
   ------------------------------------------------------------

QQ :1224848052

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邮箱:1224848052@qq.com

网站:http://www.mat7lab.com/

网站:http://www.hslogic.com/

Tags:PID 
作者:PID 来源:PID
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