您现在的位置:首页 >> 技术文章 >> FPGA技术 >> 内容

MATLAB代做|FPGA代做|python代做-基于FPGA的OFDM系统的ISE实现

时间:2021-9-16 5:09:19 点击:

  核心提示:MATLAB代做|FPGA代做|python代做-基于FPGA的OFDM系统的ISE实现...
`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    07:19:50 05/15/2011 
// Design Name: 
// Module Name:    OFDM_Tra 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module OFDM_Tra(
                    input        i_clk,
                    input        start,
                    input[7:0]   xn_re,
                    input[7:0]   xn_im,
                    

                    output[16:0]xk_re,
                    output[16:0]xk_im,
                    output[15:0]cp_re,
                    output[15:0]cp_im,                    
                    output      edone,
                    output      dv      
                );


wire[16:0]reals;
wire[16:0]imags;    
iffter iffter_u(
                     .i_clk    (i_clk), 
                     .start    (start), 
                     .xn_re    (xn_re), 
                     .xn_im    (xn_im), 
                     .xn_index (), 
                     .xk_index (), 
                     .xk_re    (reals), 
                     .xk_im    (imags), 
                     .rfd      (), 
                     .edone    (edone), 
                     .done     (), 
                     .dv       (dv)
                    );     

assign  xk_re = reals ;
assign  xk_im = imags ;     


cp_adder cp_adder_u1(
                         .i_clk      (i_clk), 
                         .i_rst      (1'b0), 
                         .i_enable   (dv), 
                         .i_data     (xk_re[16:1]), 
                         .o_data     (cp_re), 
                         .delay_dv   (), 
                         .delay_data ()
                         );


cp_adder cp_adder_u2(
                         .i_clk      (i_clk), 
                         .i_rst      (1'b0), 
                         .i_enable   (dv), 
                         .i_data     (xk_im[16:1]), 
                         .o_data     (cp_im), 
                         .delay_dv   (), 
                         .delay_data ()
                         );
endmodule
 

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    07:24:01 05/15/2011 
// Design Name: 
// Module Name:    OFDM_Rec 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module OFDM_Rec(
               input       i_clk,
                    input[15:0] i_datai,
                    input[15:0] i_dataq,
                    output[15:0]o_data_cp1,
                    output[15:0]o_data_cp2,
                    output      starts,
                    output[24:0]xk_re2,
                    output[24:0]xk_im2                    
                    
                );

cp_delete cp_delete_u1(
                             .i_clk  (i_clk), 
                             .i_rst  (1'b0), 
                             .i_data (i_datai), 
                             .o_data (o_data_cp1), 
                             .enable (),
                             .o_start(starts)
                             );
cp_delete cp_delete_u2(
                             .i_clk  (i_clk), 
                             .i_rst  (1'b0), 
                             .i_data (i_dataq), 
                             .o_data (o_data_cp2), 
                             .enable (),
                             .o_start(o_start)
                             );    


ffter ffter_u(
                 .i_clk    (i_clk), 
                 .start    (starts), 
                 .xn_re    (o_data_cp1), 
                 .xn_im    (o_data_cp2), 
                 .xn_index (), 
                 .xk_index (), 
                 .xk_re    (xk_re2), 
                 .xk_im    (xk_im2), 
                 .rfd      (), 
                 .edone    (), 
                 .done     (), 
                 .dv       ()
                 );
                             
endmodule
————————————————

联系:highspeedlogic

QQ :1224848052

微信:HuangL1121

邮箱:1224848052@qq.com

网站:http://www.mat7lab.com/

网站:http://www.hslogic.com/

微信扫一扫:

作者:基于FPGA的OFDM系统的ISE实现 来源:基于FPGA的OFDM系统的ISE实现
  • 您是如何找到本站的?
  • 百度搜索
  • Google搜索
  • 查阅资料过程中
  • 论坛发现
  • 百度贴吧发现
  • 朋友介绍
本站最新成功开发工程项目案例
相关文章
  • 没有相关文章
相关评论
发表我的评论
  • 大名:
  • 内容:
  • matlab代做|matlab专业代做|matlab淘宝代做|python人工智能代做|FPGA项目合作|C代做|C++代做(www.hslogic.com) © 2021 版权所有 All Rights Reserved.
  • Email:highspeed_logic@163.com 站长QQ: 1224848052

    专业代做/代写/承接、MATLAB、SIMULINK、FPGA项目、博士/硕士/本科毕业设计、课题设计、论文,毕业论文,Coursework、Eassy、Assignment